Sökning: "vhdl konstruktion"
Visar resultat 1 - 5 av 10 uppsatser innehållade orden vhdl konstruktion.
1. Code Synthesis for Heterogeneous Platforms
Master-uppsats, KTH/Skolan för elektroteknik och datavetenskap (EECS)Sammanfattning : Heterogeneous platforms, systems with both general-purpose processors and task-specific hardware, are largely used in industry to increase efficiency, but the heterogeneity also increases the difficulty of design and verification. We often need to wait for the completion of all the modules to know whether the functionality of the design is correct or not, which can cause costly and tedious design iteration cycles. LÄS MER
2. Design space exploration using HLS in relation to code structuring
Master-uppsats, KTH/Skolan för elektroteknik och datavetenskap (EECS)Sammanfattning : High Level Synthesis (HLS) is a methodology to translate a model developed in a high abstraction layer, e.g. C/C++/SystemC, that describes the algorithm into a Register-Transfer level (RTL) description like Verilog or VHDL. LÄS MER
3. Konstruktion av radiokontrollerad klocka
M1-uppsats, Institutionen för systemteknik; Tekniska högskolanSammanfattning : Uppgiften var att ta emot och avkoda en radiosignal för tidsangivelse, DCF77. Avkodaren implementerades i en FPGA-krets från ALTERA. Utvecklingen genomfördes i Quartus II-miljön med språket VHDL samt en alternativ lösning där mjuk processor användes. Både utvecklingsmiljön och språken var väl lämpade för uppgiften. LÄS MER
4. Konstruktion av testsändare inom S-bandet
M1-uppsats, Institutionen för systemteknikSammanfattning : Detta examensarbete har som syfte att konstruera en prototyp av en testsändare inom Sbandet,2.2 – 2.4 GHz. Arbetet innefattar konstruktion och utveckling av hårdvara och kodför testsändaren, samt tester och optimering av den framtagna prototypen. LÄS MER
5. Evaluation on how to use SystemVerilog as a design and assertion language
Uppsats för yrkesexamina på grundnivå, Institutionen för systemteknikSammanfattning : SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och verifiering. LÄS MER